Nuovo hw Amiga

[schiumacal]

Non resisto... quest'ultima la devo postare pure.

Confrontate un po'.

Dai!!! Ora smetto e ritorno serio. Pero' erano seri anche i post che ho inviato... pensandoci bene.

[marmotta]

@schiumacal

Non sarebbe stato piu d'effetto una bella immagine in HAM? (4096 colori)

[cdimauro]

Allora lo volevi proprio umiliare il PC.

[bertocar]

@bertocar
Una cosa figherrima all'inverosimile: si legge di D68000 con support BDM, cioe' con porta debug di motorola.

Ragazzi quanto e' figa questa cosa per il debugging, quanto e' utile, quanto e' bella, io la uso spesso sulle CPU 683xx con profitto e soddisfazione!

Sinceramente non conosco la porta BDM, mi fido di quel che dici relativamente ad un'eventuale utilita'. Probabilmente ha senso tenerla in considerazione (anche se non usciremo da subito con D68000) nel pcb.

Per quanto riguarda la JTAG e' la scelta obbligata visto il contenimento al massimo dei costi e il fatto che il FW del programmatore USB Altera (che costa circa 200-250E) non penso sia pubblico.
Ovviamente la flash di ogni cpu potra' essere riprogrammata, anche se la mia idea era quella di far fare boot con un fw minimo che permettesse al FPGA-CHIP di caricare i relativi firmware da qualcosa di piu' semplice (potrebbe anche essere dalla SDCARD).

Pensate che se un sw dovesse fare un uso non standard di uno degli FPGA (compresa la CPU) potrebbe riprogrammarselo al volo e partire. Se abbia senso o no non lo so

In queste ore siamo concentrati sulla questione SDRAM.
C'e' una linea che preferirebbe uno slot a modi SODIMM con il vantaggio contro rotture etc etc e anche un notevole risparmio.
Questo perche' la RAM commerciale ha un prezzo notevolmente inferiore rispetto a quello a cui riusciamo ad accedere noi per le quantita'.

64MB SDRAM ci costano circa 20E!

Io preferirei comunque ram saldata perche' nella gestione delle SODIMM non abbiamo esperienza ed inserire ulteriori punti interrogativi non mi sembra il caso.

Le prime impostazioni sul layout schematico appena piu' complete ci dovrebbero dire quanto largo potra' essere il bus (se a 32, 64 bit). Ovviamente questo richiederebbe l'espansione negli stessi termini anche per quanto riguarda l'FPGA CHIP e la RAM a lui connessa che dovrebbe duplicare le linee Dx.

Ho inoltre cercato con una certa insistenza se esiste gia' un porting di MINIMIG2 su DE1 oppure DE2 (che stiamo usando come linee guida) ma non ho trovato nulla. Mi piacerebbe provare a contattare lo sviluppatore del porting per capire se e' disposto a darci una mano (provvedendogli una DE2 ovviamente).

Altra questione annosa e' l'uscita DVI (e HDMI). Per poter avere HDMI sembrerebbe necessaria una licenza di un forum di produttori che difficilmente la concede.
Invece DVI e' libera percio' dovra' essere una scelta obbligata.
La DE2 prevede un modulo opzionale con uscita HDMI, la settimana prossima provero' a vedere se riesco a reperirla con il modulo per poter fare test (e' un vantaggio non da poco poter testare l'hw prima di produrre la scheda). Fra l'altro la scheda prima versione assomigliera' molto alla DE2 in termini di capacita' (ha 64MB SDRAM e l'uscita VGA a 24BIT, e 35KLE ad esempio), fermo restando le 3 FPGA.

Vorrei capire se qualcuno (specialmente cdimauro) ha qualche idea su come governare il BUS comune. Usare un time division mi sembra assurdo. Ammesso che CHIP (d'ora in poi li chiamero' CPU, CHIP e GRAPH) stabilisca i timing e chi puo' accedere al bus, come lo si potrebbe ipotizzare?

Grazie, Alberto

[NubeCheCorre]

[cdimauro]

Ovviamente la flash di ogni cpu potra' essere riprogrammata, anche se la mia idea era quella di far fare boot con un fw minimo che permettesse al FPGA-CHIP di caricare i relativi firmware da qualcosa di piu' semplice (potrebbe anche essere dalla SDCARD).

Spero che si possa caricare il firmware completo dalla SD, per una maggior flessibilità.

Pensate che se un sw dovesse fare un uso non standard di uno degli FPGA (compresa la CPU) potrebbe riprogrammarselo al volo e partire. Se abbia senso o no non lo so

legacy potrebbe esserlo.

In queste ore siamo concentrati sulla questione SDRAM.
C'e' una linea che preferirebbe uno slot a modi SODIMM con il vantaggio contro rotture etc etc e anche un notevole risparmio.
Questo perche' la RAM commerciale ha un prezzo notevolmente inferiore rispetto a quello a cui riusciamo ad accedere noi per le quantita'.

64MB SDRAM ci costano circa 20E!

Troppo, per così poca RAM.

Io preferirei comunque ram saldata perche' nella gestione delle SODIMM non abbiamo esperienza ed inserire ulteriori punti interrogativi non mi sembra il caso.

Anch'io preferirei che fosse saldata, come già detto, ma se per avere un po' di RAM bisogna svenarsi, beh, no: allora meglio un (singolo) modulo SODIMM o DIMM.

Le prime impostazioni sul layout schematico appena piu' complete ci dovrebbero dire quanto largo potra' essere il bus (se a 32, 64 bit). Ovviamente questo richiederebbe l'espansione negli stessi termini anche per quanto riguarda l'FPGA CHIP e la RAM a lui connessa che dovrebbe duplicare le linee Dx.

Speriamo bene. La RAM è sempre ferma a 250Mhz come clock?

Altra questione annosa e' l'uscita DVI (e HDMI). Per poter avere HDMI sembrerebbe necessaria una licenza di un forum di produttori che difficilmente la concede.
Invece DVI e' libera percio' dovra' essere una scelta obbligata.

Al limite mi sembra ci siano dei convertitori DVI -> HDMI.

La VGA è comoda, e spero ci sia sempre.

La DE2 prevede un modulo opzionale con uscita HDMI, la settimana prossima provero' a vedere se riesco a reperirla con il modulo per poter fare test (e' un vantaggio non da poco poter testare l'hw prima di produrre la scheda). Fra l'altro la scheda prima versione assomigliera' molto alla DE2 in termini di capacita' (ha 64MB SDRAM e l'uscita VGA a 24BIT, e 35KLE ad esempio), fermo restando le 3 FPGA.

Mi sembra ottimo come inizio: è molto simile a FPGArcade/Minimig v2 come dotazione.

Vorrei capire se qualcuno (specialmente cdimauro) ha qualche idea su come governare il BUS comune. Usare un time division mi sembra assurdo.

Per time division cosa intendi? Che l'accesso alla RAM venga diviso rigidamente per le periferiche? Tipo 2 cicli (accessi) per il chipset e uno per la CPU?

Se è così, non ci siamo nemmeno per emulare il vecchio chipset.

Ammesso che CHIP (d'ora in poi li chiamero' CPU, CHIP e GRAPH)

CHIP è troppo generico e ci si può confondere facilmente. Diamogli un nome, a uso Amiga: Jay, in onore di Jay Miner, che realizzò il primo chipset.

stabilisca i timing e chi puo' accedere al bus, come lo si potrebbe ipotizzare?

Grazie, Alberto

Serve un arbitro, che a seconda dei canali DMA attivi in un determinato momento stabilisca quale debba essere servito per primo.

Penso si potrebbe realizzare tramite una LUT che in input abbia la maschera con tutti i flag di DMA enabled, e come output restituisca l'indice di quale fra di essi sia stato scelto per servire il prossimo slot.

Questa molto rozzamente, è la prima idea che m'è venuta in mente. E' semplice, ma credo sarà necessaria affinarla.

Molto dipenderà anche dalla banda a disposizione per il sistema. Se ce ne sarà abbastanza, credo che un modello così semplice possa funzionare, senza richiedere logica di prefetch.

Comunque ci penso sù in questi giorni, e ti faccio sapere.

[MacGyverPPC]

Se un C=64 puo' comandare un lavaggio auto, figuriamoci cosa può fare Amiga che aveva ottimi pretesti , già con la domotica,con i plotter e via dicendo fino a quel che faceva alla NASA tra contollo satellitare e immagini dallo spazio... non è difficile pensare a stampanti 3D ,tagli laser di tutto rispetto e altro.
http://www.youtube.com/watch?feature=fv ... mvyLCxknI8
E questo Pallet robotizzato?
http://www.youtube.com/watch?v=bJqBslgwwqs

Anche Jeri Ellsworth progettava l'Amiga FPGA,chissà se è andata oltre.
http://www.youtube.com/watch?feature=en ... uaDzF99a80

[legacy]

Per quanto riguarda la JTAG e' la scelta obbligata visto il contenimento al massimo dei costi e il fatto che il FW del programmatore USB Altera (che costa circa 200-250E) non penso sia pubblico.

Quindi una versione della board in cui lasci solo il pettine jtag e finalizzi la board senza avere un usb-jtag programmer on board.

Non costa 200 euro, Altera lo fa pagare 200 euro, e' diverso e c'e' anche il perche': leva commerciale a parte, quanto vende Altera e Xilinx hanno un costo superiore per via del buffer level shifter che, per un programmatore universale, devono coprire un grosso range di tensioni, da 1.8 a 5V e la parte analogica per fare cio' costa di piu', oltre al fatto che supportano delle features in + (un minimo di analizzatore logico), il tutto unito al fatto commerciale che loro il tutto se la fanno (giustamente) pagare di piu'.

Dato che sulla tua scheda non e' necessario un programmatore universale, una volta scelte e saldate si sa benissimo quali sono le fpga in chain (e che livelli di tensione abbiano bisogno al lato jtag), la proposta era di realizzarne uno economico on board, e ti basta un 8051 + cypress USB + buffer adeguato (3.3V), roba che oscilla da da +20 a +50 euro di costo in toto a seconda di quanto sia pacco o quasi serio. Ma se non ne sai nulla, lascia perdere, costa (e sopratutto a me) + tempo metterlo in piedi che non suggerire di comprare un usb-jtag cinese con buffer a 3.3V. Io stesso ne ho preso uno a 50 euro su ebay da venditore serio e per lavoretti hobby va benissimo.

Ovviamente la flash di ogni cpu potra' essere riprogrammata

Io parlavo delle flash di bootstrap FPGA, le flach che contengono il bitstream delle fpga, non le flash con il codice di bootstrap del softcore.

Nel mio caso sul SoC addirittura il codice di early bootstrap (primo bootstrap, 2Kbyte) e' sintetizzato in fpga come istanza portmap di una bram da 2Kbyte, tanto su spartan3 e /500 ne ho 22 e mi conviene farlo cosi'.

Fino a qui: dettagli, e curiosita'

Piuttosto perche' ve lo dicevo ? Perche' a me solitamente piace caricare il bitstream da cavetto jtag, e smanazzarci impudemente. Tradotto: se puoi, lascia un dipswitch (o anche brutale coppia di jumpers) per permettere all'utente di configurarsi il dispositivo di bootstrap fpga

- o cavetto
- o spi flash

io starei fisso sulla prima =P

anche se la mia idea era quella di far fare boot con un fw minimo che permettesse al FPGA-CHIP di caricare i relativi firmware da qualcosa di piu' semplice (potrebbe anche essere dalla SDCARD).

qui vedetevela voi

le mie schede fanno boot da FeRam o flash, e caricano un monitor, il quale ha support formati
- Srec motorola
- intel hex

e vanta di poter caricare FW in quei formati FW da
- seriale@119200bps
- ethernet@10Mbit/sec su tftp -> udp/ip

detta cosi' e' palesemente un taglio scheda di sviluppo che a me, appunto se ci sviluppo, e' immensamente piu' comodo: non devo copiare nulla su SD card, cosi' come non devo togliere e mettere una SD/CARD sulla scheda finale per provare modifica FW/altro

compilo al PC, sposto il binario dove di dovere per invocare il servizio tftp, e via ethernet lo faccio caricare alla scheda via tftp.

In sostanza non faccio nulla, fa tutto il PC, e sfrutto moltissimo il network file support, oltre spesso a network file system, insomma la roba che serve alla scheda sta su pc e se la scheda ne ha bisogno apre connect udp la chiede e il PC gliela restituisce via rete.

Pensate che se un sw dovesse fare un uso non standard di uno degli FPGA (compresa la CPU) potrebbe riprogrammarselo al volo e partire. Se abbia senso o no non lo so

Dal mio punto di vista non mi interesserebbe che pochissimo se non posso ranzare a zero le flash per metterci su roba mia.

E se lo pemetti e lo faciliti (e p.e. BDM serve/puo' servire anche per riprogrammare le flash CPU in modo comodo), non fai ennesimo oggetto Amiga che interessa solo agli appassionati Amiga, fai una scheda di sviluppo apprezzato da molte piu' persone: anche quelle non interessate ad Amiga.

[cdimauro]

Sì, ma se il progetto deve finire in mano a gente che vuole usarlo come sistema Amiga potenziato, devi pensare a un meccanismo semplice di aggiornamento del firmware. Da qui, il caricamento da SD, che sarebbe sicuramente l'ideale.

[bertocar]

Intendevo proprio la flash di configurazione degli FPGA, ho sbagliato nella frase a dire "cpu".
Con JTAG si potranno riprogrammare al volo per sviluppo tutti e 3 gli FPGA perche' connessi allo stesso chain. Noi utilizziamo strumenti originali, sono a conoscenza di cloni di Altera USB Blaster a 20$ su aliexpress ma non li ho mai provati.
L'unica cosa che posso dirti e' che la programmazione e' molto veloce (circa 1 secondo) percio' far sviluppo (a parte il dover sintetizzare) non sara' impedito dalla JTAG.

La questione velocita' memoria e' soggetta alla decisione di utilizzare SODIMM o no.
Vedremo...

[legacy]

@cdimauro
Mica si preclude qualcosa in mutua esclusione. Semmai ti aiuta nello sviluppo, e una volta concluso si finalizza per utente finale che carica le sue cose da SD senza dover aver bisogno/sapere nulla.

Quanto sopra costa solo di una schedina di rete, anche una ENC su SPI, il costo e' ridicolo, e' l'approccio che e' diverso, e questo si sente tutto negli occhi di chi guarda il prodotto.

Prodotto Amiga nel primo caso, scheda di sviluppo nel secondo caso.

Cmq, e' la vostra scheda appunto, io ho altre esigenze, di sviluppo in primis, e dicevo soltanto: secondo me se fatta come suggerito sopra interessa anche a gente che ci smanetta (parliamo di smanettare sul software che verra' macinato dai softcore, dare una mano a rendere lo sviluppo veloce e comodo), altrimenti ... solo ad utenti finali Amiga.

[legacy]

sono a conoscenza di cloni di Altera USB Blaster a 20$ su aliexpress ma non li ho mai provati.

Ho scoperto che hanno reversato il protocollo di Impact e di li in poi ... i cinesi hanno fatto il resto: i loro cloni usano una MPU 8051 su cui gira fw con su il reversing del protocollo Xilinx per il loro programmatore usb-jtag. Chiaramente e' solo reversing parziale, mancano features, ma il download c'e' tutto.

Per Altera c'e' storia simile, ed hanno reversato il protocollo, pero' in concreto non ne so molto perche' non uso Altera, solo XIlinx, di cui mi ero interessato ai cloni perche' mi interessava embeddizzarne una soluzione comoda per uso remoto.

Quello che ti posso dire per esperienza diretta e': tipicamente i programmatori cinesi che ho preso per amici sono validi SOLO se usati da 3.3V a 5V, se li apri e guardi la parte analogica capisci il perche': sono soliti montare buffer a 3.3V di tipo 5V tollerant, stra economico e fa il suo porco lavoro.

Quindi vale la pena prenderne uno da 20 euro ? Per me in concreto, se hai una spartan 2/3 o roba da 3.3V a 5V e non devi usarci sopra funzionalita' avanzate Si, altrimenti NO. Io mi regolo cosi'.

L'unica cosa che posso dirti e' che la programmazione e' molto veloce (circa 1 secondo) percio' far sviluppo (a parte il dover sintetizzare) non sara' impedito dalla JTAG.

Perfetto.

p.s.
curiosita': quanto ci metti a fare sintesi ? Su che macchina ? Hai sentito che Altera ha annunciato speedup per quartusII v12.1 ? Ne senti beneficio ?

[bertocar]

Sinceramente grandi differenze con la 12.1 non ne ho viste.
Comunque, utilizzo un pc i5 2320 a 3.0Ghz e ci mette ben 10min a sintetizzare ... due @@!
Altro motivo per cui preferisco i core separati, dovrebbe ridurre almeno di 1/3 le varie sintesi (circa).

[legacy]

Si lo penso anche io, e fai benissimo anche secondo me. Con Xilinx poi nel mio caso e' una rottura di scatole stabilire strategie e constraints per singolo modulo e dover ritrattare il tutto se si prova a fare integrazione. Sopratutto perche' le strategie efficaci che avevi tirato fuori con tanta fatica (e sopratutto tempo) per singolo modulo ti diventano in un attimo inefficaci o addirittura controproducenti nell'integrazione. Molto molto meglio proprio 3 progetti separati, ognuno sulla sua fpga, con le sue constraints, e le sue strategie, nessuno litiga e si fa prima.

[cdimauro]

Rimuginando sul problema dell'arbiter dei canali DMA, mi sono venuti dei dubbi su alcune cose che sono importanti chiarire per poter modellare la piattaforma.

Le FPGA hanno a disposizione delle "linee di cache"? Cioè dei buffer accessibili indipendentemente da tutto il resto, nei quali è possibile scrivere o leggere dei dati.
Se sì, quante ce ne sono? Di che dimensione?
E' possibile leggere/scrivere soltanto alcune porzioni (ad esempio 1 byte a una precisa posizione in mezzo al buffer)?
Ci sono limiti per la lettura/scrittura di queste porzioni? Ad esempio si possono leggere 16 bit soltanto a indirizzi parli (quindi allineati a 16 bit), oppure non ci sono limiti (si può leggere/scrivere una certa quantità di bit o byte in qualunque punto del buffer).
E' possibile leggere e scrivere contemporaneamente?
Se sì, quante "porte" di lettura e quante di scrittura sono a disposizione?

Scusate per la pedanteria, ma se non ho chiaro cosa mette a disposizione l'FPGA, è difficile pensare a una soluzione efficiente e, soprattutto, funzionante.