bertocar ha scritto:Ecco qui' lo schema.
Questa e' in linea di massima la struttura. Lasciamo stare per ora la scelta degli FPGA perche' praticamente nessuno rispecchia quel che ci serve
OK
a meno che non:
1. riduciamo il bus portandolo a 32 + 8 di controllo (4 verso cpu e 4 verso MITCHY)
Va bene, ma eventualmente è possibile usufruire del protocollo DDR2? Dalla documentazione di Altera sembra sia supportato da questi Cyclone III.
2. togliamo alcuni dispositivi da JAY (fra l'altro il controller IDE e' sparito... che facciamo? io lo considererei in exp port) e vediamo come altro gestirli
Non so nemmeno quante linee di I/O occupa l'IDE, per fare qualche valutazione.
Il top sarebbe il SATA, non soltanto per il fatto che sia moderno, ma perché impegna pochissime linee. Ma ci penseremo più avanti.
3. cambiamo alcune interfacce: esempio ETH puo' essere invece 100MB a 10MB questo porterebbe da 23 a 4 i/o utilizzate
Direi di sì, almeno per il momento.
4. aggreghiamo alcuni input (esempio ps2 e joystick) tramite dei moltiplicatori a selezione che interrogano lo stato a rotazione ad alta velocita'
Va benissimo. Tanto lavorano a velocità bassissime.
5. proporrei di aggregare VGA di JAY ad exp port visto che e' "temporanea" e sicuramente all'inizio exp port non serve
OK
Nota: VGA occupa 3 x 8 BIT per i colori = 24 i/o + i segnali di sync = 29
Buono a sapersi. Per questo mi sembravano troppi 29, invece ci siamo "a pelo".
DVI: utilizza uscite differenziali per quello ha bisogno di tanti i/o
Quindi immagino che non si possano condividere i 29 (o parte di essi) segnali della VGA. Peccato.
Impressioni?
Al momento vedo stampato il nome del tipo di FPGA, per cui mi sono trovato confuso a prima vista.
A parte questo, vedo che i 29 segnali della VGA sono duplicati: si trovano sia in Jay che in Mitchy.
Da quel che ho capito, la RAM sarebbe collegata a Jay, mentre Mitchy fungerebbe da sottosistema video. Io sposterei, invece, la sezione video dentro Jay, perché è quella che ha bisogno di maggior banda, e per evitare che tutte le richieste della sezione video debbano andare prima a Jay, e poi da questo alla RAM, e viceversa dalla RAM a Jay, e da Jay a Mitchy; ci sarebbe troppa latenza e spreco di banda (dovuta ai troppi nodi da attraversare).
Un'altra cosa che mi è venuta in mente: non sarebbe possibile avere un bus unico verso la memoria, a cui sono collegati tutti e 3 gli FPGA? In questo modo si eviterebbe l'overhead di dover dover attraversare troppi nodi: tutti gli FPGA sono potenzialmente serviti dalla memoria. Altro vantaggio, se uno degli FPGA deve comunicare con uno degli altri due, lo farebbe direttamente. Ovviamente le linee di controllo servirebbero a stabilire chi ha la priorità nel caso di richieste contemporanee.
Amiga Blitter ha scritto:Per impressioni devo dire che sono "impressionato"
Continuate. Riflettete sulla possibilità di agganciare questa scheda sulle Sam, per favore. Vi darà molti più eventuali acquirenti
Sono due progetti completamente diversi.
Se i sorgenti verranno rilasciati, come suppongo, nessuno impedirà agli sviluppatori possessori di una SAM di adattarli per realizzare una scheda PCI, PCI-Express o quant'altro.
Al momento l'obiettivo è realizzare una scheda Mini-ITX per questo progetto. Tutto il resto si vedrà DOPO che sarà raggiunto questo primo goal.
